Đồ án Tìm hiểu quy trình thiết kế Chip và ngôn ngữ Verilog

  • Người chia sẻ :
  • Số trang : 20 trang
  • Lượt xem : 4
  • Lượt tải : 500
  • Tất cả luận văn được sưu tầm từ nhiều nguồn, chúng tôi không chịu trách nhiệm bản quyền nếu bạn sử dụng vào mục đích thương mại

NHẬP MÃ XÁC NHẬN ĐỂ TẢI LUẬN VĂN NÀY

Nếu bạn thấy thông báo hết nhiệm vụ vui lòng tải lại trang

Bạn đang xem trước 20 trang tài liệu Đồ án Tìm hiểu quy trình thiết kế Chip và ngôn ngữ Verilog, để xem tài liệu hoàn chỉnh bạn click vào nút DOWNLOAD LUẬN VĂN ở trên

Mạch tích hợp ứng dụng cụ thể ASIC là linh kiện được sản xuất chưa hoàn chỉnh (hay một phần) bởi nhà cung cấp ASIC ở dạng tổng quát. Quá trình chế tạo ban đầu này rất phức tạp, mất nhiều thời gian và là phần đắc tiền nhất trong toàn bộ quá trình sản xuất. Kết quả của quá trình chế tạo ban đầu này sẽ là những chip silicon có các dải transistor chưa nối với nhau. Quá trình chế tạo sau cùng là quá trình kết nối các transistor với nhau, sẽ được hoàn tất khi người thiết kế chip có một thiết kế cụ thể và người này muốn thực hiện lên trên ASIC. Nhà cung cấp ASIC thường có thể thực hiện điều này trong vài tuần và gọi đây là thời gian làm thay đổi hoàn toàn. Có hai loại linh kiện ASIC, đó là dải cổng (gate array) và cell chuẩn (standard cell).